FPGA-RISCV内核入门1

从零开始设计一个riscv内核

本章节将致力于使用verilog设计出一个简单的5级流水线rv32i内核

对于riscv不了解的可以去riscv官网

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新手可以去阅读国内大牛胡振波所编写的《手把手教你设计cpu-riscv处理器》

先对riscv指令集有几个大概的了解

包括基本rv32i指令

指令编码方式、设计思想

然后要有必要的编程知识和数电基础

verilog设计知识可以去看之前的verilog教程

verilog仿真软件使用modelsim